A 170μW Image Signal Processor Enabling Hierarchical Image Recognition for Intelligence at the Edge
2020
Résumé
We propose an ultra-low power (ULP) Image Signal Processor (ISP) that performs on-the-fly in-processing frame (de)compression and hierarchical event recognition to exploit the temporal and spatial sparsity in an image sequence to achieve a 16× imaging system energy gain. The ISP is fabricated in 40 nm CMOS and consumes only 170 μW at 5 fps for neural network-based intruder detection and 192× compressed image recording.
Détails
Titre
A 170μW Image Signal Processor Enabling Hierarchical Image Recognition for Intelligence at the Edge
Auteur(s)
An, Hyochan ; Venkatesan, Siddharth ; Schiferl, Sam ; Wesley, Tim ; Zhang, Qirui ; Wang, Jingcheng ; Choo, Kyojin ; Liu, Shiyu ; Liu, Bowen ; Li, Ziyun ; Zhong, Hengfei ; Gong, Luyao ; Blaauw, David ; Dreslinski, Ronald ; Sylvester, Dennis ; Kim, Hun Seok
Publié dans
2020 IEEE Symposium on VLSI Circuits proceedings
Pages
1-2
Présenté à
IEEE Symposium on VLSI Circuits, Honolulu, HI, USA, 16-19 June 2020
Date
2020
Editeur
IEEE
Autres identifiant(s)
DOI: https://doi.org/10.1109/VLSICircuits18222.2020.9162810
Laboratoires
MSIC-LAB
Le document apparaît dans
Production scientifique et compétences > STI - Faculté des sciences et techniques de l'ingénieur > IEM - Institute of Electrical and Micro Engineering > MSIC-LAB - Laboratoire des circuits intégrés à signaux mixtes
Production scientifique et compétences > Partenaires EPFL > Campus Neuchâtel > MSIC-LAB - Laboratoire des circuits intégrés à signaux mixtes
Publications validées par des pairs
Travail hors EPFL
Papiers de conférence
Production scientifique et compétences > Partenaires EPFL > Campus Neuchâtel > MSIC-LAB - Laboratoire des circuits intégrés à signaux mixtes
Publications validées par des pairs
Travail hors EPFL
Papiers de conférence
Date de création de la notice
2022-04-01